トランシーバシステムのハードウェア構成

各高速トランシーバには、トランスミッタとレシーバの2つのチャネルが含まれています。送信機および受信器は、物理符号化サブレイヤ(PCS、pフィールドsi−cal符号化サブレイヤ)および物理媒体追加サブレイヤ(PMA、physi−cal)から構成される。メディアの追加サブレイヤー)は、2つの部分で構成されています。

PCSには、サポートされているプロトコルと互換性のあるトランシーバにデジタル機能のハードコアロジック実装が含まれており、送信チャネルには位相補償FIFO、バイトシリアライザ、8B / 10Bエンコーダ、およびその他のモジュールが含まれます。受信チャネルには、ワードアライナー、レートマッチングFIFO、8B/10Bデコーダ、バイトデシリアライザ、バイトシーケンサ、位相補償FIFOおよびその他のモジュールが含まれます。

PMAには、I/Oバッファ、CDR、シリアライザ/デシリアライザ(SER/DES)、およびシリアルデータパス性能を最適化するためのプログラマブルプリエンファシスとイコライゼーション用のアナログ回路が含まれています。

デバイストランシーバチャネルが動作しているとき、FPGAアーキテクチャの出力パラレルデータはトランスミッタPCSおよびPMAを介して送信され、最後にシリアルデータに変換されて送信されます。受信された入力シリアルデータは、受信側PMA及びPCSの処理を経てシリアルデータ形式でFPに送信され、処理の次のステップを実行する。